北京邮电大学处理板卡采购项目更正公告（二）

一、项目基本情况

原公告的采购项目编号：BUPT-HWXCZB-*****/XHTC-HW-****-****

原公告的采购项目名称：***处理板卡采购项目

首次公告日期：****年**月**日

二、更正信息

更正事项：采购文件

更正内容：

*、原招标文件“第一章 投标邀请”中：

四、提交投标文件截止时间、开标时间和地点

投标截止时间、开标时间：****年*月*日**点**分（北京时间）。

地点：北京市海淀区莲花池东路**号西金大厦*层***。

变更为：

四、提交投标文件截止时间、开标时间和地点

投标截止时间、开标时间：****年*月**日**点**分（北京时间）。

地点：北京市海淀区莲花池东路**号西金大厦*层***。

*、原招标文件“第五章 采购需求”中：

四、技术指标

*、信号处理板卡

★（*）可编程信号处理平台至少包含：两片用于信号处理的大容量FPGA，一片用于控制的FPGA，一片用于信号处理的多核DSP；

★（*）大容量FPGA的内存容量要求：*GB/**bit DDR*，可扩展；

★（*）控制FPGA的内存容量：*GB@**bit，可扩展；

★（*）DSP的内存容量：*GB@**bit，可扩展；

△（*）大容量FPGA高速口：**X GTY接口；

△（*）以太网接口：*路****BASE-T；

△（*）LVDS接口：**路；

△（*）控制FPGA与DSP接口：*组**bit EMIF接口；

△（*）控制FPGA对外高速口：*组*X GTH，可支持SRIO、PCIE及AURORA；

△（**）控制FPGA对外LVDS：*对LVDS

△（**）控制FPGA对外GPIO：**个GPIO；

△（**）DSP支持底层多核操作系统调度，支持二级boot升级；

△（**）板卡尺寸：标准VPX *U板卡（***.**mm****mm***.*mm）；

△（**）工作温度：-**℃～ +**℃；

△（**）工作湿度：**%～**%；

△（**）供电电压：**VDC，功耗不大于**W。

*、协议处理板卡：

★（*）高性能处理平台至少包含：两片用于协议处理的FPGA，一片用于控制的FPGA，两片多核DSP；

★（*）协议处理FPGA内存容量：*GB@**bit，可扩展；

★（*）控制FPGA内存容量：*GB@**bit，可扩展；

★（*）DSP内存容量：*GB@**bit，可扩展；

△（*）GTH接口：**X;

△（*）PCIE接口：*X；

△（*）以太网接口：*路****BASE-T；

△（*）RS***接口：*路；

△（*）控制FPGA与DSP接口：*组**bit EMIF接口；

△（**）控制FPGA对外高速口：*组*X GTH，可支持SRIO、PCIE及AURORA；

△（**）控制FPGA对外RS***：*对RS***；

△（**）板卡尺寸：标准VPX *U板卡（***.**mm****mm***.*mm）；

△（**）工作温度： -**℃～ +**℃；

△（**）工作湿度：**%～**%；

△（**）供电电压：**VDC，功耗不大于**W。

变更为：

四、技术指标

*、信号处理板卡

★（*）可编程信号处理平台至少包含：两片用于信号处理的大容量FPGA，一片用于控制的FPGA，一片用于信号处理的多核DSP；

#（*）大容量FPGA的System Logic Cells不少于*******个，专用DSP核不少于****个；多核DSP的内核数不少于*个、工作频率不低于****MHz；控制FPGA的System Logic Cells不少于******个。

★（*）大容量FPGA的内存容量要求：*GB/**bit DDR*，可扩展；

★（*）控制FPGA的内存容量：*GB@**bit，可扩展；

★（*）DSP的内存容量：*GB@**bit，可扩展；

△（*）大容量FPGA的高速GTY接口：总计不少于**个；

△（*）DSP以太网接口：*路****BASE-T；

△（*）大容量FPGA对外引出的LVDS接口：总计不少于*对；

△（*）控制FPGA与DSP接口：*组**bit EMIF接口；

△（**）控制FPGA对外高速GTH接口：不少于*组*X，可配置成SRIO、PCIE或者AURORA接口标准；

△（**）控制FPGA对外LVDS接口：不少于*对；

△（**）控制FPGA对外GPIO接口：不少于**个，LVCMOS**；

#（**）每片FPGA、DSP均需提供能够测试上述所有接口的统一代码工程；DSP支持底层多核操作系统调度，支持二级boot升级，能够对内部Cache、DDR、Flash进行统一管理，有类似Windows系统的线程管理API函数；

#（**）提供本板卡原理图、PCB图和所有底层驱动代码，并参与调试和保障，分别提供FPGA和DSP专人全周期技术支撑；

△（**）板卡尺寸：标准VPX *U板卡（***.**mm****mm***.*mm，含冷板）；

△（**）工作温度：-**℃～ +**℃；

△（**）工作湿度：**%～**%；

△（**）供电电压：**VDC，功耗不大于**W；

#（**）本信号处理板卡的数据流向和互联结构，能够支持典型无线宽带系统（带宽不低于***MHz）数字前端和物理层收发处理，提供相关设计方案；

#（**）随信号处理板卡提交典型无线宽带系统数字前端和物理层的可执行文件及所有驱动代码，以供板卡测试。

*、协议处理板卡：

★（*）高性能处理平台至少包含：两片用于协议处理的FPGA，一片用于控制的FPGA，两片多核DSP；

#（*）协议处理FPGA和控制FPGA的System Logic Cells均不少于******个，专用DSP核不少于****个；多核DSP的内核数不少于*个、工作频率不低于****MHz。

★（*）协议处理FPGA内存容量：*GB@**bit，可扩展；

★（*）控制FPGA内存容量：*GB@**bit，可扩展；

★（*）DSP内存容量：*GB@**bit，可扩展；

△（*）协议处理FPGA对外高速GTH接口：总计不少于**X;

△（*）控制FPGA对外PCIE接口：不少于*X；

△（*）DSP以太网接口：*路****BASE-T；

△（*）协议处理FPGA RS***接口：总计*对；

△（**）控制FPGA与DSP接口：*组**bit EMIF接口；

△（**）控制FPGA对外高速GTH接口：不少于*组*X，可配置成SRIO、PCIE或者AURORA接口标准；

△（**）控制FPGA对外RS***接口：*对RS***；

#（**）每片FPGA、DSP均需提供能够测试上述所有接口的统一代码工程；DSP支持底层多核操作系统调度，支持二级boot升级，能够对内部Cache、DDR、Flash进行统一管理，有类似Windows系统的线程管理API函数；

#（**）提供本板卡原理图、PCB图和所有底层驱动代码，并参与调试和保障，分别提供FPGA和DSP专人全周期技术支撑；

△（**）板卡尺寸：标准VPX *U板卡（***.**mm****mm***.*mm，含冷板）；

△（**）工作温度： -**℃～ +**℃；

△（**）工作湿度：**%～**%；

△（**）供电电压：**VDC，功耗不大于**W；

#（**）本协议处理板卡的数据流向和互联结构，能够支持典型无线宽带系统（带宽不低于***MHz）上层协议层收发处理，提供相关设计方案；

#（**）随协议处理板卡提交典型无线宽带系统协议层的可执行文件及所有驱动代码，以供板卡测试。

*、原招标文件“第四章评标程序、评标方法和评标标准”中：

二、评标标准

变更为：

二、评标标准

更正日期：****年**月**日

三、其他补充事宜

相关修改按此执行，其余不变，特此公告。

本公告同时在中国政府采购网（***s://***.ccgp.gov.***）和***校园网（***s://***.bupt.edu.***）上发布。

公告期限：自本公告发布之日起*个工作日。

四、凡对本次公告内容提出询问，请按以下方式联系。

*.采购人信息

名 称：***

地址：北京市海淀区西土城路**号

联系方式：彭老师 ***-********

*.采购代理机构信息

名 称：***

地　址：北京市海淀区莲花池东路**号西金大厦*层

联系方式：王乙 ***-********

*.项目联系方式

项目联系人：王乙、赵静颖（项目问询）、赵梦媛（获取文件、发票咨询）

电　话：　　***-********、***-********